Полусумматор схема: §1.8.1. Логические схемы полусумматора и триггера — RC74 — интернет-магазин радиоуправляемых моделей

Содержание

§1.8.1. Логические схемы полусумматора и триггера

Планирование уроков на учебный год (по учебнику Н.Д. Угриновича, профильный уровень)

Содержание урока

1.8.1. Логические схемы полусумматора и триггера

Полусумматор

Триггер

Контрольные вопросы

1.8.2. Модели логических устройств компьютера на языке Visual Basic

1.8.3. Модели логических устройств компьютера на языке Turbo Delphi

1.8.4. Модели логических устройств компьютера в электронных таблицах

Полусумматор

При изучении базовых логических устройств компьютера (сумматор, триггер) целесообразно использовать компьютерные модели. Такие модели позволяют визуализировать процесс преобразования логических значений входных сигналов в значения выходных сигналов.

Полусумматор. Вспомним, что при сложении двоичных чисел образуется сумма в данном разряде, при этом возможен перенос в старший разряд. Обозначим слагаемые А, В, перенос Р и сумму S. Таблица сложения одноразрядных двоичных чисел с учетом переноса в старший разряд выглядит следующим образом (табл. 1.3).

Таблица 1.3. Таблица сложения с учетом переноса

Слагаемые		Перенос	Сумма
A	B	P	S
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

Из этой таблицы сразу видно, что перенос можно реализовать с помощью операции логического умножения:

Р = А & В.

Получим теперь формулу для вычисления суммы. Значения суммы более всего совпадают с результатом операции логического сложения (кроме случая, когда на входы подаются две единицы, а на выходе должен получиться нуль).

Нужный результат достигается, если результат логического сложения умножить на инвертированный перенос. Таким образом, для определения суммы можно применить следующее логическое выражение:

S = (A ∨ В) & (А & В).

Построим таблицу истинности для данного логического выражения и убедимся в правильности нашего предположения (табл. 1.4).

Таблица 1.4. Таблица истинности логической функции S = (A ∨ В) & (А & В)

A	B	A ∨ В	А & В	(А & В)	(A ∨ В) & (А & В)
0	0	0	0	1	0
0	1	1	0	1	1
1	0	1	0	1	1
1	1	1	1	0	0

Теперь на основе полученных логических выражений можно построить из базовых логических элементов схему полусумматора. Данная схема называется полусумматором, так как реализует суммирование одноразрядных двоичных чисел А и В без учета переноса из младшего разряда.

По логической формуле переноса легко определить, что для получения переноса необходимо использовать логический элемент И.

Анализ логической формулы для суммы показывает, что на выходе должен стоять элемент логического умножения

И, который имеет два входа. На один из входов подается результат логического сложения исходных величин A ∨ В, т. е. на него должен подаваться сигнал с элемента логического сложения ИЛИ.

На второй вход требуется подать результат инвертированного логического умножения исходных сигналов А & В, т. е. на второй вход подается сигнал с элемента НЕ, на вход которого, в свою очередь, поступает сигнал с элемента логического умножения И (рис.

1.39).

Рис. 1.39. Логическая схема полусумматора

Следующая страница Триггер

Cкачать материалы урока

Разработка сумматора для сложения в байтовом формате

Автор: Лобашевская Вероника Александровна

Рубрика: Информационные технологии

Опубликовано в Молодой учёный №3 (398) январь 2022 г.

Дата публикации: 25.01.2022 2022-01-25

Статья просмотрена: 117 раз

Скачать электронную версию

Скачать Часть 1 (pdf)

Библиографическое описание:

Лобашевская, В. А. Разработка сумматора для сложения в байтовом формате / В. А. Лобашевская. — Текст : непосредственный // Молодой ученый. — 2022. — № 3 (398). — С. 5-10. — URL: https://moluch.ru/archive/398/88155/ (дата обращения: 31.12.2022).

Статья посвящена описанию процесса проектирования и разработки сумматора для сложения в байтовом формате.

Ключевые слова: логический элемент, байтовый формат, полусумматор, сумматор, electronics workbench.

Введение

Одним из основных арифметических узлов ЭВМ является сумматор. Это так, потому что большинство математических операций (вычитание, умножение, деление, вычисление тригонометрических функций, извлечение корня и т. д.) можно свести к единственной операции сложения прямых, обратных или сдвинутых на определенное число разрядов кодов чисел.

Полусумматоры

Полусумматор — комбинационная логическая схема, имеющая два входа и два выхода (двухразрядный сумматор, бинарный сумматор). Полусумматор позволяет вычислять сумму A+B, где A и B — это разряды (биты) обычно двоичного числа, при этом результатом будут два бита S и P, где S — это бит суммы по модулю, а P — бит переноса. Схема полусумматора изображена на рисунке 1.

Рис. 1. Схема полусумматора

Простейшим вариантом сложения является сложение двух одноразрядных двоичных чисел, при котором возможны варианты:

0 + 0 = 0, 1 + 0 = 1, 0 + 1 = 1, 1 + 1 = 10.

Операция суммирования двух одноразрядных чисел совпадает с логической функцией Исключающее ИЛИ, которая характеризуется таблицей истинности, представленной на рисунке 2. Логическим уравнением, полученным из этой таблицы, является , где — знак суммирования по модулю.

Рис. 2. Суммирования двух одноразрядных чисел

Полные сумматоры

Сумматор — это узел ЭВМ, в котором суммируются коды чисел. Сумматоры многоразрядных чисел, которыми оперирует машина, составляются из одноразрядных сумматоров.

Как правило, любой сумматор представляет собой комбинацию одноразрядных сумматоров. Сумматоры различают по принципам построения: накапливающего типа и комбинационного типа.

Сумматоры накапливающего типа строят на сложных JKRS-триггерах, дополняя их выходы достаточно сложными схемами формирования и распространения переносов. Процесс сложения при этом осуществляется поэтапно. Сначала на триггерах сумматора фиксируется код первого операнда, затем на счетные коды разрядов подается код второго операнда. По зависимостям на каждом триггере формируются одноразрядные суммы и значения переносов между разрядами. Учет возникающих переносов задерживает формирование окончательного результата суммы и может требовать дополнительных тактов сложения. Из-за этого многоразрядные схемы сумматора накапливающего типа используются достаточно редко.

Более часто для построения сумматоров используются сумматоры комбинационного типа. Обычно у такого сумматора на входе и выходе имеются регистры для хранения и преобразования кодов операндов и результата.

В отличие от полусумматора сумматор учитывает перенос из предыдущего разряда, поэтому имеет не два, а три входа. Чтобы учесть перенос получается схема из двух полусумматоров. Схема сумматора на рисунке 3.

Рис. 3. Схема сумматора

Рассмотрим один из случаев. Требуется сложить 0 и 1, а также 1 из переноса. Сначала определим сумму текущего разряда. С помощью ИСКЛЮЧАЮЩЕГО ИЛИ, куда входят a и b, на выходе получаем единицу. В следующее, ИСКЛЮЧАЮЩЕЕ ИЛИ уже входят две единицы. Следовательно, сумма будет равна 0.

Теперь рассмотрим, что происходит с переносом. В один вентиль И входят 0 и 1 (a и b). Получаем 0. Во второй вентиль входят две единицы, что дает 1. Проход через вентиль ИЛИ нуля от первого И единицы от второго И дает нам 1.

Проверим работу схемы простым сложением 0 + 1 + 1 = 10. Т. е. 0 остается в текущем разряде, и единица переходит в старший. Следовательно, логическая схема работает верно.

Работу данной схемы при всех возможных входных значениях можно описать следующей таблицей истинности, представленной на рисунке 4.

Рис. 4. Таблица истинности сумматора

Разработка схемы байтового сумматора

Необходимо собрать схему многоразрядного сумматора. Многоразрядный сумматор создается на базе одного полусумматора и полных сумматоров. В одном байте восемь бит, следовательно нам понадобится один полусумматор и семь полных сумматоров.

Числа для сложения будут заданы в генераторе слов. Первые 8 бит — первое число, вторые восемь бит — второе число.

Результат сложения покажут индикаторы. При условии, что сумматор был бы меньше чем на восемь бит, мы могли бы использовать индикатор дисплей на 4 или на 7 входов. Но так как 7 входов для байтового сумматора мало, используем индикатор красный зонд для каждой суммы. Получится ряд из восьми индикаторов, который покажет двоичную запись числа результата.

Схема байтового сумматора на рисунке 5. Числа в генераторе слов записываются справа налево. Восемь правых бит — это число B. Каждый бит начиная с самого правого подключается к блокам полусумматора и сумматоров начиная с полусумматора. Восемь левых бит — это число A. Подключение происходит аналогично числу B, но на вход A.

Рис. 5. Схема байтового сумматора

Результаты работы программы

Чтобы проверить работу программы, запустим ее несколько раз с различными входными данными.

1) 3 + 5 = 8, в двоичном представлении 1000. Результат на рисунке 6.

Рис. 6. 3 + 5 = 8, в двоичном представлении 1000

2) 7 + 6 = 13, в двоичном представлении 1101. Результат на рисунке 7.

Рис. 7. 7 + 6 = 13, в двоичном представлении 1101

3) 125 + 130 = 255, в двоичном представлении 11111111. Результат на рисунке 8.

Рис. 8. 125 + 130 = 255, в двоичном представлении 11111111

Расчет мощности и надежности

Значения потребляемой мощности на основе справочных данных для каждого элемента определяем по формуле , где N — количество логических элементов в схеме; — мощность, потребляемая одним элементом.

В схеме байтового сумматора 8 элементов. Один полусумматор и 7 сумматоров. Потребляемая мощность элементов указана в таблице 1.

Таблица 1

Потребляемая мощность элементов

Элемент	Мощность, Вт	Количество элементов
Полусумматор	1,05	1
Сумматор	1,05	7

Следовательно мощность разрабатываемого устройства будет равна 1*1,05 + 7*1,05, то есть 8,4 Вт.

Среднее время наработки до отказа считаем по формуле: , где — суммарная интенсивность отказов всех элементов.

Таблица 2

Потребляемая мощность элементов

Элемент	Интенсивность отказа *10– ⁶	Количество элементов
Полусумматор	0,023	1
Сумматор	0,023	7

Следовательно среднее время наработки до отказа будет равно 1/(0,023*1*10– ⁶ + 0,023*7*10– ⁶ ), то есть 184000 часов. Из данных расчетов можно сделать вывод о высокой надежности.

Заключение

В результате работы спроектирован и разработан сумматора для сложения в байтовом формате. Мощность устройства равна 8,4 Вт, среднее время наработки 184000 часов.

Литература:

М. А. Карцев. Арифметика цифровых машин. Главная редакция физико-математической литературы издательства «Наука», 1969, 576 с.
Лю, Цо-Кай; Хохулин, Кейт Р.; Шиау, Лих-Эр; Мурога, Сабуро (январь 1974 г.). «Оптимальные однобитовые полные сумматоры с разными типами вентилей», 1995, 243 с.
Сведения о полусумматоре [Электронный ресурс]. — https://ru.wikipedia.org/wiki/Полусумматор
Сведения о сумматоре [Электронный ресурс]. — https://inf1.info/adder

Основные термины (генерируются автоматически): сумматор, двоичное представление, байтовый сумматор, бит, полусумматор, число, байтовый формат, время наработки, накапливающий тип, потребляемая мощность элементов.

Ключевые слова

сумматор, логический элемент, байтовый формат, полусумматор, electronics workbench

логический элемент, байтовый формат, полусумматор, сумматор, electronics workbench

и схема полного сумматора с использованием вентилей NAND

В этом руководстве мы узнаем о двух важных схемах комбинационной логики, известных как схема полусумматора и схема полного сумматора. Они являются основными строительными блоками двоичных арифметических схем (схем, которые выполняют сложение, вычитание, умножение и деление). Давайте сосредоточимся на двоичном сложении с использованием схем полусумматора и полного сумматора, их логических выражений, а также на их аппаратной конструкции с использованием различных логических вентилей.

Краткое описание

Введение

Сумматоры представляют собой цифровые схемы, выполняющие сложение чисел. Сумматоры являются ключевым компонентом арифметико-логического устройства (АЛУ) внутри любого процессора. Сумматоры могут быть сконструированы для большинства числовых представлений, таких как двоично-десятичное числовое представление (BDC), превышение — 3, код Грея, двоичное число и т. д.

Из них двоичное сложение является наиболее часто выполняемой задачей наиболее распространенных сумматоров. Кроме того, сумматоры также используются в некоторых цифровых приложениях, таких как вычисление индекса таблицы, декодирование адреса и т. д.

Двоичное сложение аналогично десятичному сложению. Сложите первые цифры числа, и если счет превышает двоичную 2, то перенесите «1» в следующую строку. Некоторые основные бинарные дополнения показаны ниже.

Сумматор, выполняющий простое двоичное сложение, должен иметь два входа (возврат и сложение) и два выхода (сумма и перенос). Устройство, выполняющее указанную выше задачу, называется полусуммером. Полный сумматор — это еще одна схема, которая может складывать три числа (два бита из чисел и один бит переноса из предыдущей суммы).

Схема полусумматора

Полусумматор представляет собой комбинационную схему, которая выполняет простое сложение двух однобитовых двоичных чисел и дает 2-битное число. Младший бит результата представляет собой сумму (обычно представленную как Sum или S ₀ или ∑ ₀ ), а старший бит представляет собой перенос (обычно представленный как C _OUT ).

Блок-схема полусумматора показана ниже.

Здесь «A» и «B» представляют входные два бита, которые необходимо добавить, а выходы — «Sum» и «Carry».

Таблица истинности полусумматора

Если предположить, что A и B являются двумя битами, сложение которых должно быть выполнено, таблица истинности для полусумматора с A, B в качестве входов и Sum, Carry в качестве выходов может быть сведена в таблицу следующим образом.

ВХОД		ВЫХОД
А	Б	Сумма	Переноска
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Если вы наблюдаете таблицу истинности, вывод суммы двоичного сложения, выполненного выше, аналогичен выводу операции Ex-OR, а вывод переноса аналогичен выводу операции И. То же самое можно проверить с помощью карты Карно.

Таблица истинности и представление K-Map для вывода Sum показаны ниже.

А	Б	Сумма
0	0	0
0	1	1
1	0	1
1	1	0

Мы можем вывести логическое выражение суммы следующим образом:

Сумма = A B + A B

Сумма = А ⊕ В

Таким образом, логическая схема для суммы показана ниже.

Таблица истинности и упрощение K Map для переноса показаны ниже.

А	Б	Переноска
0	0	0
0	1	0
1	0	0
1	1	1

Мы можем вывести логическое выражение переноса следующим образом:

Перенос = A B

Логическая схема переноса показана ниже.

Если A и B являются двоичными входами полусумматора, то логическая функция для вычисления суммы S представляет собой Ex – OR для A и B, а логическая функция для вычисления переноса C представляет собой AND для A и B. Комбинируя эти два, логическая схема для реализации комбинационной схемы Half Adder показана ниже.

Как мы знаем, И-НЕ и ИЛИ-НЕ называются универсальными вентилями, поскольку с их помощью можно реализовать любую логическую систему. Схема полусумматора также может быть реализована с их использованием. Мы знаем, что схема полусумматора имеет один вентиль Ex-OR и один вентиль AND.

Полусумматор с использованием вентилей И-НЕ

Для создания полусумматора требуется пять вентилей И-НЕ. Схема для реализации полусумматора с использованием вентилей И-НЕ показана ниже.

Также получите представление о том, как построить вентили ИЛИ, И, НЕ, используя NAND Gate

Полусумматор с использованием вентилей НЕ-ИЛИ

Для создания полусумматора требуется пять вентилей НЕ-ИЛИ. Ниже показана схема реализации полусумматора с использованием вентилей ИЛИ-НЕ. Это основное ограничение половинных сумматоров при использовании в качестве двоичных сумматоров, особенно в сценариях реального времени, которые включают добавление нескольких битов. Для преодоления этого ограничения разработаны полные сумматоры.

Полный сумматор

Полный сумматор — это комбинационная логическая схема, выполняющая двоичное сложение двузначных чисел. Полные сумматоры сложны и трудны в реализации по сравнению с половинными сумматорами.

Полный сумматор — это цифровая схема, используемая для вычисления суммы трех двоичных битов, что является основным отличием этого от полусумматора. Два из трех битов такие же, как и раньше: A, бит augend и B, бит addend. Дополнительный третий бит является битом переноса из предыдущего этапа и называется Carry-in, обычно обозначается C _В . Он вычисляет сумму трех битов, включая перенос. Выходной перенос называется Carry-out и представлен C _OUT .

Блок-схема полного сумматора с A, B и C _IN в качестве входов и S, C _OUT в качестве выходов показана ниже

Таблица истинности полного сумматора

ниже.

ВХОД			ВЫХОД
А	Б	С _В	Сумма	С _ВЫХОД
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

На основе таблицы истинности логические функции для суммы (S) и переноса (C _OUT) могут быть получены с использованием K-Map.
К-карта для вывода суммы (S) полного сумматора показана ниже:

Используя таблицу истинности и приведенную выше К-карту, можно получить логическое выражение суммы (S) вывода полного сумматора. как:

S = A B C _IN + A B C _IN + A B C _В + А Б В _В

Из приведенного выше логического выражения мы можем сказать, что выход суммы полного сумматора может быть реализован с использованием четырех логических элементов И с 3 входами, трех логических элементов НЕ и одного логического элемента ИЛИ с 4 входами. На следующем рисунке показана логическая схема выхода суммы (S) полного сумматора.

K-Map для вывода переноса (C _OUT) полного сумматора показана ниже:

Упрощенное логическое уравнение для C _OUT:

C _ВЫХОД = A B + A C _ВХОД + B C _ВХОД

Из приведенного выше логического выражения мы можем сказать, что перенос вывода полного сумматора может быть реализован с использованием трех логических элементов И с двумя входами и одного вентиля ИЛИ с тремя входами. На следующем рисунке показана логическая схема выхода переноса (C _OUT) полного сумматора.

Реализация полного сумматора с использованием полусумматоров

Полный сумматор может быть образован путем логического соединения двух полусумматоров. Ниже приведена блок-схема, показывающая реализацию полного сумматора с использованием двух половинных сумматоров.

Мы знаем уравнения для S и C _OUT полного сумматора из более ранних расчетов как:

C _ВЫХОД = A B + A C _ВХОД + B C _ВХОД

Мы можем переписать уравнение для суммы следующим образом:

S = A B C _IN + A B C _IN + A B C _IN + A B C _IN

= С _В (А В + А В) + С _В (А В + А В)

=C _IN (A Ex-NOR B) + C _IN (A Ex-OR B)

= C _IN (A ⊕ B) + C _IN (A ⊕ B)

Следовательно, S = C _IN ⊕ (A ⊕ B)

Аналогично, мы можем переписать C _OUT следующим образом:

C _OUT = A B + A C _IN + B C _IN

= A B + A C _IN + B C _IN (A + A)

= A B + A C _IN + A B C _IN + A B C _IN

= A B (1 + C _IN )+ A C _IN + A B C _IN

= A B + A C _IN + A B C _IN

= A B + A C _IN (B + B) + A B C _IN

= A B + A B C _IN + A B C _IN + A B C _IN

= A B (1 + C _IN )+ C _IN (A B + A B)

= A B + C _IN (A B + A B)

= A B + C _IN (A Ex-OR B)

Следовательно, C _OUT = A B + C _IN (A ⊕ B)

На основе двух приведенных выше уравнений схема полного сумматора может быть реализована с использованием двух половинных сумматоров и вентиля ИЛИ. Реализация полного сумматора с использованием двух половинных сумматоров показана ниже.

Полный сумматор с использованием вентилей И-НЕ

Как упоминалось ранее, вентиль И-НЕ является одним из универсальных вентилей и может использоваться для реализации любой логической схемы. Схема полного сумматора, использующая только вентили И-НЕ, показана ниже.

Полный сумматор — это простой 1-битный сумматор. Если мы хотим выполнить n-битное сложение, то нам нужно «n» число 1-битных полных сумматоров, которые должны использоваться в виде каскадного соединения.

Заключение

Полное руководство по полусумматору и полному сумматору. Вы узнали, как реализовать схему полусумматора, ее логические уравнения, логическую схему, а также разработать схему полусумматора с использованием вентилей НЕ-И и ИЛИ-НЕ, схему полного сумматора, ее логические выражения, логическую схему и реализацию полного сумматора с использованием полусумматора.

Таблица истинности половинного сумматора и полного сумматора, схема, рабочая и K-карта

— Реклама —

Двоичные сумматоры

Двоичный сумматор — это цифровая схема, которая выполняет арифметическое двоичное сложение двух чисел в соответствии с логическими операциями и законами булевой алгебры.

Сумматоры используются в схемотехнике комбинационных и арифметико-логических устройств (АЛУ) микропроцессора для вычисления адресов.

Существует два типа цепей сумматора —

Полугадеры
Полные сумматоры

Полусумматор

— Реклама —

Полусумматор — тип цифровой схемы для вычисления арифметического двоичного сложения двух однобитовых чисел. Это схема с двумя входами и двумя выходами.

Для двух одноразрядных двоичных чисел A и B полусумматор выдает два одноразрядных двоичных выхода S и C, где S — сумма, а C — перенос.

Рис.1 Полусумматор Вход Выход

Сумма предназначена для младшего значащего бита (LSB), а перенос — для старшего значащего бита (MSB).

Таблица операций и истинности для полусумматора

Операция:

Случай 1: A= 0, B= 0;

В соответствии с двоичным сложением сумма этих чисел равна 0 без генерации битов переноса.

+ 0

. Случай 2: А=0, В=1;

В соответствии с двоичным сложением сумма этих чисел равна 1 без генерации битов переноса.

+ 1

一一一一一

Hence, S= 1, C= 0

Случай 3: А= 1, В= 0;

В соответствии с двоичным сложением сумма этих чисел равна 1 без генерации битов переноса.

一一一一一

一一一

. = 1, В = 1;

В соответствии с бинарным дополнением, сумма этих чисел составляет 1 с генерацией битов переноски 1.

+ 1

一一一

090

一一一 903

一一一 9903

一一一 + 1

. 0

一一一一一

Следовательно, S = 0, C = 1

Правда Таблица: 90
A
A
A
A
A Б Сумма (S) Переноска (С)
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
Рис. 2 Схема полусумматора
Проектирование полусумматора
С помощью таблицы истинности мы можем разработать карту Карно или K-карту для полусумматора, чтобы получить логическое выражение.
Карта Карно для суммы: Рис. 3 Карта Карно полусумматора для суммы
Решая это,
S = A’B + AB’
Карта Карно для переноса: Рис. 4 Карта Карно Half Adder для переноса
Глядя на K-карту, мы можем сделать вывод;

Это логическое выражение помогает нам спроектировать половинный сумматор с логическим элементом XOR и логическим элементом AND.
Работа Half Adder ограничена, так как он может складывать только двухбитные двоичные цифры. Но в практических приложениях нам нужно добавить три или более битов.
Эта неспособность схемы накладывает ограничения на ее использование. Полусумматоры использовались в первых микропроцессорах и базовых цифровых схемах.
Проектирование полусумматора с использованием базовых вентилей, за которым следует вентиль И-НЕ Рис. 5 Схема полусумматора с использованием логических вентилей Закон Моргана,

ПРИМЕЧАНИЕ. Используя только GATE NAND
Аналогично, для цепи переноса,
C = A.B
. Двойной комплемент

999

999

99Полный сумматор
Полный сумматор — это цифровая схема, которая складывает три однозначных двоичных числа. Это цифровая схема с тремя входами и двумя выходами.
Для трех однобитовых двоичных чисел A, B и D; схема полного сумматора генерирует два однобитовых двоичных выхода S (сумма) и C (перенос).
Рис. 6 Полный сумматор Входные данные Выход
Полный сумматор был создан для преодоления ограничений половинного сумматора.
Полные сумматоры используются в
Цифровых дневниках
Цифровой калькулятор
Цифровой компьютер
Арифметико-логическое устройство (АЛУ) микропроцессоров.
Таблица операций и истинности для полного сумматора
Операция:
Случай 1: A= 0, B= 0 и D= 0;
Сумма трех двоичных чисел 0, 0 и 0 дает сумму 0 и не генерирует бит переноса.
        0
      +0
      +0
一一一一一
0
一一一一一
Следовательно, S = 0 = 0. и D=1;
Сумма трех двоичных чисел 0, 0 и 1 дает сумму 1 и не генерирует бит переноса.
0
+0
+1
一一一一一
1
一一一一一
Следовательно, S= 1, C= 0
Случай 3: A= 0, B= 1 и D= 0;
Сумма трех двоичных чисел 0, 1 и 0 дает сумму 1 и не генерирует бит переноса.
         0
      +1
      +0
一一一一一
        1
一一一一一
Hence, S= 1, C = 0
Случай 4: А= 0, В= 1 и D= 1;
Сумма трех двоичных чисел 0, 1 и 1 генерирует бит переноса 1.
Таким образом, сумма равна 0.
Следовательно, S= 0, C= 1 Случай 5: А= 1, В= 0 и D= 0;
Сумма трех двоичных чисел 1, 0 и 0 дает сумму 1 и не генерирует бит переноса.
        1
      +0
      +0
一一一一一
1
一一一一一
Следовательно, S = 1, C = 0
Случай 6: A = 1, 0 и 0 и 0 = 0 и 0 и 0. Д= 1;
Сумма трех двоичных номеров 1, 0 и 1 генерирует бит переноса 1.
Это делает сумму 0,

1
+060999
+0690 1
+0690 1
+0690 1
+0690 1
+0690 1
.
      +1
一一一一一一一
0
一一一一一
Следовательно, S = 0, C = 1
Случай 7: A = 1, B = 1 и D = 0 ;
The sum of the three binary numbers 1, 1, and 0 generates a carry bit 1.
This makes the sum to be 0.

        1
      +1
      +0
一一一一一
        0
一一一一一
Следовательно, S= 0, C= 1
1, B= 1, B= 1;
Сумма трех двоичных чисел 1, 1 и 1 создает бит переноса 1.
Сумма первых 1 и 1 равна 0 с битом переноса 1.
Сумма 0 прибавляется к третьему бит 1 и перенос переходит к MSB.
Это дает сумму 1.

1
+1
+1
.
Таблица истинности:
А Б Д S (Сумма) Переноска (С)
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Рис. 7 Схема полного сумматора
Проектирование полного сумматора
С помощью таблицы истинности мы можем разработать карту Карно или K-карту для полного сумматора, чтобы получить логическое выражение.
Карта Карно для суммы полного сумматора: Рис. 8 Полная карта сумматора Карно для SUM
Решая это,
Члены и образуют дополнение друг друга, все уравнение становится операцией EX-OR;

Упрощение. Проектирование полного сумматора с использованием двух половинных сумматоров
Конструкция:
Входами первого полусумматора являются два одиночных двоичных разряда A и B. Выход суммы первого полусумматора S подается на вход второго полусумматора клеммы 1 на K. сумма выходных данных второго полусумматора получается через X.
Бит переноса D подается непосредственно на клемму 2 на L второго полусумматора. Выходной сигнал переноса получается через Y второго полусумматора.
Рис. 10 Проектирование полного сумматора с использованием двух половинных сумматоров
Операция:
Логическое выражение для суммы на выходе первой половины сумматора
Рис. 11 Полная схема сумматора с использованием логических вентилей S первого полусумматора на входе 1 и бит переноса на входе 2 второго полусумматора

Следовательно, выражение для суммы двух полусумматоров такое же, как сумма полного сумматора схема.
Логическое выражение для переноса вывода в точке Y представляет собой операцию ИЛИ над переносом вывода первого и второго сумматоров.
Для этого нужно решить логическое выражение.
По принципиальной схеме,
Y= (A’B + AB’) D + AB
Y= A’BD + AB’D + AB
Подставив булев закон ИЛИ,
1+D= D
Y= A’BD+ AB’D + AB (1+D)
Y= A’BD+ AB’D + AB + ABD
Y= BD (A’+A) + AB’D + AB
Используя булев закон ИЛИ,
A+A’= 1
Y= BD + AB’D + AB
Используя булев закон ИЛИ,
1+D= 1
Y= BD + AB’D + AB (1+D)
Y= BD + AB’D + AB + ABD
Y= BD + AD (B’+B) + AB
Используя булев закон ИЛИ,
B+B’= 1
Y= BD + AD + AB
Выражение для переноса двух половинных сумматоров такое же, как и для полного сумматора.

Categories Схем

alexxlab
Добавить комментарий Отменить ответ
Ваш адрес email не будет опубликован. Обязательные поля помечены *
Комментарий *
Имя *
Email *
Сайт

Навигация по записям
Previous ReadingКоэффициент трансформации трансформатора силового: Определение коэффициента трансформации с помощью СЭИТ-4М-К540 — Челэнергоприбор
Next Reading7400 микросхема: Микросхемы семейства 7400

Рубрики
Прост
Радио
Разное
Своими руками
Советы
Схем
Схемы
Транзист
Транзисторы
Электрон
Электроника

Внимание! Внешний вид товара, комплектация и характеристики могут изменяться производителем без предварительных уведомлений. Данный интернет-сайт носит исключительно информационный характер и ни при каких условиях не является публичной офертой, определяемой положениями Статьи 437 (2) Гражданского кодекса Российской Федерации. 2024 © Все права защищены.